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【单选题】

在Verilog HDL模块中，task语句类似高级语言中的（）。

A、函数

B、常数

C、变量

D、子程序

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第1题

[填空题] Verilog HDL的模块Verilog HDL模块的T/O声明用来声明模块端口定义中各端口数据流动方向，包括（）、（）和（）。

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第2题

[填空题] Verilog&#8194;HDL模块分为两种类型：一种是（）模块，即，描述某种电路系统结构，功能，以综合或者提供仿真模型为设计目的；另一种是（）模块，即，为功能模块的测试提供信号源激励、输出数据监测。

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第3题

[单选题] 在Verilog&#8194;HDL模块中，函数调用时返回一个用于（）的值。

A、表达式 B、输出 C、输入 D、程序包

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第4题

[填空题] Verilog&#8194;HDL很好地支持了“自顶向下”的设计理念，即，复杂任务分解成的小模块完成后，可以通过（）的方式，将系统组装起来。

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第5题

[填空题] Verilog HDL的模块端口定义用来声明电路设计模块的（）和（）。

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第6题

[填空题] Verilog HDL的功能描述是用来描述设计模块的（）和模块端口间的（）。

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第7题

[] 主要的HDL语言是哪两种？Verilog&#8194;HDL语言的特点是什么？

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第8题

[填空题] 在Verilog&#8194;HDL的逻辑运算中，设a=2，b=0，则a&&b结果为（），&#8194;a||b结果为（）。

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第9题

[填空题] HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog&#8194;HDL转化成硬件电路时，包含了三个过程，分别是（）、（）、（）。

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