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【单项选择题】

在VHDL中，为目标信号的赋值符号是（）。

A、A.=：

B、B.=

C、C.：=

D、D.〈=

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第1题

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第2题

[单选题] 在VHDL中，在定义信号时，可以用（）符号为信号赋初值。

A、=： B、= C、：= D、〈=

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第3题

[单选题] 在VHDL中，（）的赋值是立即发生的，不存在任何延时的行为。

A、信号 B、常量 C、数据 D、变量

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第4题

[单选题] 在VHDL语言中，信号赋值语句使用的代入符是（）

A、= B、：= C、＜= D、==

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第5题

[] 一个符号经EQU赋值后，在整个程序中，这个符号不能再重新赋值。

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第6题

[单选题] 在VHDL语言中，变量的赋值符是（）。

A、= B、：= C、＜= D、==

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第7题

[填空题] Verilog HDL的连续赋值语句的关键字是（），赋值符号是（）。

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第8题

[] 利用Private Const声明的符号常量，在代码中不可以再赋值。

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第9题

[] 确定信号可以用（）表示。

A、A.时间函数 B、B.赋值函数 C、C.符号函数

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