【单选题】
在VHDL中，在定义信号时，可以用（）符号为信号赋初值。
A、=：
B、=
C、：=
D、〈=
查看正确答案A、= B、：= C、＜= D、==
搜题
更多“在VHDL中，在定义信号时，可以用（）符号为信号赋初值。”相关的问题
第2题
A、可以在管线标注节点页面设置连接符为“-” B、可以在管线标注综合标注页面设置连接符为“-” C、在进行标井编号时可以设置连接符为“-” D、可以在默认参数中设置连接符为“-”
第6题
A、用ReDim语句对同一数组重新定义时，可以改变数组大小、维数以及数组元素的数据类型 B、在同一个程序中，可以多次使用ReDim语句对同一个数组进行重新定义 C、在定义动态数组时，数组维的界不能是变量；定义动态数组时，数组维的界可以是变量 D、数组可以分为动态数组和静态数组。动态数组在程序运行时分配存储空间；静态数组在程序编译时分配内存空间
第7题
A、WORD文档中的分节符只有在普通视图方式中才可见到 B、WORD文档中的分节符可以在大纲视图方式中见到 C、WORD文档中的分节符可以在页面视图方式中见到 D、WORD文档中的分节符可以在任何视图方式下显示
