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【简答题】

设计一个状态机实现在时钟clk的控制下检测输入的串行数据是否为“110”，写出设计实现程序。要求：当串行数据是“101”时，flag_out =1，否则flag_out =0。

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第1题

[] UMG8900的时钟锁相状态包括（）。

A、A、自由：表示目前UMG8900不同步于外同步基准，也不使用频率记忆技术以维持频率的准确性，CLK板输出本板晶体自由振荡的时钟 B、B、快捕：表示CLK板正在快速锁相参考源时钟，一般在系统刚接入参考源时处于该状态，为一个瞬间态，UMG8900刚上电后处于这种状态 C、C、跟踪：表示CLK板此时已锁相基准参考源，其输出为根据参考源校准的时钟 D、D、保持：当CLK板处于跟踪状态后，参考源丢失，此时CLK板锁相状态会从跟踪转入保持，表明此时CLK板以跟踪状态时保存的锁相参数输出时钟

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第2题

[] 如果8088/8086CPU的工作时钟CLK=4MHZ，请问： a、CPU正常工作时，Reset引脚至少出现多少微秒的高电平才能使CPU复位？ b、在插入一个Tw的情况下，从内存读出一个字节数据需要的时间是多少？

A、如果8088/8086CPU的工作时钟CLK=4MHZ，请问： B、a、CPU正常工作时，Reset引脚至少出现多少微秒的高电平才能使CPU复位？ C、b、在插入一个Tw的情况下，从内存读出一个字节数据需要的时间是多少？

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第3题

[单选题] 8253定时器/数器中，在门控制信号上升沿到来后的（）时刻，输出信号OUT变成低电平。

A、CLK上升沿 B、CLK下降沿 C、下一个CLK上升沿 D、下一个CLK下降沿

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第4题

[填空题] 8253－5工作于方式1时，当门控信号GATE（）到来后的下一个时钟脉冲CLK信号的（），才将写入CR中的计数初值装入计数执行单元CE。

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第5题

[单选题] 8253－5工作于方式5时，计数过程中GATE端又有一个上升沿触发，则经过（）后，计数执行部件将重新获得计数值进行计数过程。

A、一个CLK B、下一个CLK C、下一个CLK下降沿 D、下一个CLK上升沿

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第6题

[单选题] 8253—5工作于方式2时，当计数初值写入CR后，在（）时刻CR内容装入执行单元CE，并启动计数器工作。

A、下一个CLK脉冲的下降沿 B、下一个CLK脉冲的上升沿 C、CLK脉冲的上升沿 D、CLK脉冲的下降沿

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第7题

[简答题] 图是一个自循环移位寄存器逻辑图，触发器初始状态为100，在CP端连续输入6个时钟脉冲，用表格形式列出在6个时钟脉冲作用下3个触发器的状态变化。

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第8题

[] 8254工作于方式1时，当门控信号上升沿到来后的（）时刻，输出信号OUT变成低电平。

A、A.前一个CLK上升沿 B、B.前一个CLK下降沿 C、C.下一个CLK上升沿 D、D.下一个CLK下降沿

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第9题

[] 如图，假定总线传输延迟和ALU运算时间分别是20ps和200ps，寄存器建立时间为10ps，寄存器保持时间为5ps，寄存器的锁存延迟（Clk-to-Q time）为4ps，控制信号的生成延迟（Clk-to-signal time）为7ps，三态门接通时间为3ps，则从当前时钟到达开始算起，完成以下操作的最短时间是多少？各需要几个时钟周期？将数据从一个寄存器传送到另一个寄存

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