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【简答题】

用原理图输入方式设计一个7人表决电路（用4位二进制全加器），参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。

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第1题

[简答题] 用原理图或VHDL输入方式分别设计一个周期性产生二进制序列010********的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。（可预置数11位序列发生器）

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第2题

[] 用循环语句设计一个7人投票表决器。

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第3题

[单选题] 用Protel中，电路原理图设计步骤首先进行（）。

A、设置电路原理图设计环境 B、创建元器件库 C、放置元器件 D、电路原理图布线

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第4题

[简答题] 设计一个逻辑电路供3人表决器，使用表决按少数服从多数的原则通过。画出逻辑图并写出逻辑函数表达式。

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第5题

[简答题] 基于原理图输入方式，用7490（十进制计数器）设计模为872的计数器，且输出个位、十位、百位都应符合8421码权重。

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第6题

[填空题] 除了电路图和逻辑图外，常用的还有（）图。它是用一个框表示电路的（），它能（）的说明电路各部分的关系和整机的工作原理。

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第7题

[简答题] 设计一个多数表决电路，要求A、B、C三人中只要半数以上同意，则决议就能通过，但A有否决权，即只要A不同意，即使多数人同意，决议也不能通过。（1）用与非门设计（2）用三线-八线译码器74LS138和与非门设计。（3）用八选一数据选择器设计

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第8题

[简答题] 用与非门设计一个三变量的多数表决器逻辑电路。

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第9题

[简答题] 设计一个电路实现图3所示的逻辑功能。要求用4选1数据选择器实现电路。

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