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【简答题】

图中是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。<br /> <img src="https://nimg.ppkao.com/2019-04/wangjue/2019042916090532520.jpg?sign=6d28678c8aa538c6c70040888ffba3b0&t=62d61ac0" />

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第1题

[单选题] 分析图中所示输入、输出Q的波形。则该触发器为（）

A、上升沿触发的T触发器 B、上升沿触发的D触发器 C、下降沿触发的T触发器 D、下降沿触发的D触发器

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第2题

[单选题] 分析图中所示输入、输出Q的波形。则该触发器为（）

A、上升沿触发的JK触发器 B、上升沿触发的SR触发器 C、下降沿触发的JK触发器 D、下降沿触发的SR触发器

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第3题

[单选题] 分析图中所示输入、输出Q的波形。则该触发器为（）

A、上升沿触发的JK触发器 B、上升沿触发的SR触发器 C、下降沿触发的JK触发器 D、下降沿触发的SR触发器

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第4题

[单选题] 分析图中所示输入、输出Q的波形。则该触发器为（）

A、上升沿触发的T触发器 B、上升沿触发的D触发器 C、下降沿触发的T触发器 D、下降沿触发的D触发器

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第5题

[单选题] 按触发器触发方式的不同，双稳态触发器可分为（）

A、高电平触发和低电平触发 B、上升沿触发和下降沿触发 C、电平触发或边沿触发 D、输入触发或时钟触发

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第6题

[] 下列触发器中上升沿触发的是（）。

A、A.主从RS触发器 B、B.JK触发器 C、C.T触发器 D、D.D触发器

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第7题

[判断题] 二进制异步加计数器若用上升沿触发的D触发器组成，则应将低位触发器的端与相邻高一位触发器的时钟信号CP相连。

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第8题

[简答题] 已知上升沿触发的D触发器输入端的波形如图所示，画出输出端Q的波形。若为下降沿触发，画出输出端Q的波形。设初始状态为Q=0。

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第9题

[单选题] （）触发器具有共同的动作特点，即触发器的次态仅取决于CP信号上升沿或下降沿到来时刻输入的逻辑状态，而在这时刻之前或之后，输入信号的变化对触发器输出的状态没有影响。

A、边沿 B、JK C、同步 D、异步

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