【单选题】
除了end或以end开头的关键字（如endmodule）语句外，Verilog HDL的每条语句后必须要有（）。
A、逗号“，”
B、句号“。”
C、分号“；”
D、冒号“：”
查看正确答案A、Rem B、End C、Else D、Loop
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